在數(shù)字芯片后端設(shè)計(jì)流程中，布局規(guī)劃的好壞直接影響整體設(shè)計(jì)的時(shí)序收斂以及布線質(zhì)量，因此其過程需要經(jīng)歷反復(fù)迭代。隨著先進(jìn)工藝的不斷發(fā)展，設(shè)計(jì)規(guī)模日趨龐大，后端設(shè)計(jì)的每個(gè)環(huán)節(jié)所需的時(shí)間也相應(yīng)增長，有的單個(gè)環(huán)節(jié)需要花費(fèi)數(shù)天甚至數(shù)周，這對(duì)于模塊后端設(shè)計(jì)人員應(yīng)對(duì)緊張的項(xiàng)目時(shí)間節(jié)點(diǎn)也提出了更大的考驗(yàn)，因此減少設(shè)計(jì)中的迭代次數(shù)就成為優(yōu)化設(shè)計(jì)流程的關(guān)鍵。

圖1 數(shù)字芯片后端布局布線流程

【資料圖】

數(shù)字實(shí)現(xiàn)EDA先進(jìn)解決方案供應(yīng)商芯行紀(jì)科技有限公司（以下簡稱“芯行紀(jì)”）宣布推出的首款完全自主研發(fā)的數(shù)字實(shí)現(xiàn)EDA產(chǎn)品——AmazeFP智能布局規(guī)劃工具，將機(jī)器學(xué)習(xí)技術(shù)應(yīng)用于布局規(guī)劃引擎，在兼顧性能、功耗和面積（PPA）的同時(shí)，提供了高度智能的擁塞感知、便捷的數(shù)據(jù)流分析和宏單元自動(dòng)整理對(duì)齊功能，有效解決當(dāng)前數(shù)字芯片在后端設(shè)計(jì)的布局規(guī)劃節(jié)點(diǎn)面臨的對(duì)經(jīng)驗(yàn)依賴度高、手工耗時(shí)長、數(shù)據(jù)流分析手段單一、設(shè)計(jì)問題依賴后期定位導(dǎo)致的收斂性差等難題。

圖2 融合機(jī)器學(xué)習(xí)和擁塞感知技術(shù)的布局規(guī)劃引擎

AmazeFP采用的機(jī)器學(xué)習(xí)技術(shù)可快速獲取高質(zhì)量的宏單元布局思路，提供給用戶初步布局規(guī)劃；內(nèi)置的數(shù)據(jù)流導(dǎo)向引擎，可智能規(guī)劃宏單元擺放，加速宏單元關(guān)鍵路徑的時(shí)序收斂；擁塞感知功能可準(zhǔn)確預(yù)測擁塞度并調(diào)整宏單元位置，實(shí)現(xiàn)高效且有針對(duì)性的全局優(yōu)化；宏單元自動(dòng)整理對(duì)齊功能可以動(dòng)態(tài)地根據(jù)所選的宏單元自動(dòng)生成網(wǎng)格化窗口，極大地節(jié)省用戶規(guī)整對(duì)齊宏單元的時(shí)間。

產(chǎn)品發(fā)布的同時(shí)，芯行紀(jì)也發(fā)起“AmazeFP優(yōu)客計(jì)劃”，用于聽取廣大集成電路設(shè)計(jì)企業(yè)對(duì)于軟件功能的創(chuàng)意需求或者亟待解決的設(shè)計(jì)難點(diǎn)，在已有的自主研發(fā)的產(chǎn)品基礎(chǔ)上進(jìn)行快速定制化開發(fā)，將新功能及時(shí)呈現(xiàn)至后續(xù)的更新產(chǎn)品中。

本文將著重分享AmazeFP在應(yīng)用中的具體表現(xiàn)，并詳細(xì)介紹“AmazeFP優(yōu)客計(jì)劃”，鼓勵(lì)開發(fā)者使用軟件并隨之共同創(chuàng)新，攜手推動(dòng)數(shù)字實(shí)現(xiàn)EDA的進(jìn)步。

案例一： 在GPGPU設(shè)計(jì)模塊中的測試情況

案例一為GPGPU設(shè)計(jì)模塊，工作頻率1GHz，包含宏單元246，布局規(guī)劃如圖3所示。其中，左圖為設(shè)計(jì)人員耗時(shí)5天通過手工調(diào)整和迭代擺放出的宏單元布局，右圖為AmazeFP用時(shí)不到2小時(shí)自動(dòng)擺放的宏單元布局。

圖3 GPGPU模塊的宏單元布局對(duì)比

將圖3中的兩個(gè)布局規(guī)劃結(jié)果應(yīng)用于完全相同的布局布線流程，最終對(duì)比繞線之后的PPA質(zhì)量，如圖4所示。AmazeFP在時(shí)序、繞線以及功耗方面均取得了可觀的進(jìn)步。其中，對(duì)比設(shè)計(jì)人員的布局規(guī)劃，AmazeFP的布局規(guī)劃在時(shí)序方面，WNS（Worst Negative Slack，最差負(fù)時(shí)序裕量）由-266ps提升至-14ps, 提升了%；TNS（Total Negative Slack，總負(fù)時(shí)序裕量）提升了%；設(shè)計(jì)總繞線長度縮短%；靜態(tài)功耗降低%。

圖4 GPGPU用戶和工具布局規(guī)劃的PPA對(duì)比

對(duì)比兩個(gè)不同的布局布線結(jié)果的模塊分布，如圖5所示。

圖5 GPGPU用戶和工具布局規(guī)劃的模塊分布以及路徑對(duì)比

相對(duì)于用戶的布局規(guī)劃，應(yīng)用AmazeFP布局規(guī)劃的模塊分布更加緊湊，而用戶布局規(guī)劃的模塊分布相對(duì)分散，對(duì)比其中標(biāo)識(shí)橙色的模塊分布對(duì)比尤為明顯。具體分析時(shí)序最差的一條路徑，分別在兩個(gè)不同布局規(guī)劃中對(duì)比，即圖5中標(biāo)識(shí)為黃色的路徑。在用戶的布局規(guī)劃中，這條路徑由寄存器連接到宏單元，起點(diǎn)寄存器在整個(gè)設(shè)計(jì)的最底端，而終點(diǎn)寄存器在設(shè)計(jì)的最頂端，整條路徑長度超過1600um。而在AmazeFP布局規(guī)劃中對(duì)比同一條路徑，可以看到路徑終點(diǎn)的宏單元被放置在設(shè)計(jì)的最底端，起點(diǎn)寄存器仍然在靠近設(shè)計(jì)端口的位置，同一條路徑的長度大幅度縮短，時(shí)序也得到了明顯的提升。

案例二：在視頻編解碼設(shè)計(jì)模塊中的測試情況

案例二為視頻編解碼設(shè)計(jì)模塊，工作頻率為，包含宏單元44個(gè)，其布局規(guī)劃如圖6所示。

圖6 視頻編解碼模塊的宏單元布局對(duì)比

其中，左圖為設(shè)計(jì)人員耗時(shí)3天通過手工調(diào)整和迭代擺放出的宏單元布局，右圖為AmazeFP用時(shí)小時(shí)得到的宏單元布局。將圖6中的兩個(gè)布局規(guī)劃結(jié)果應(yīng)用于完全相同的布局布線流程，最終對(duì)比繞線之后的PPA質(zhì)量，如圖7所示。

圖7 視頻編解碼模塊基于用戶和工具布局規(guī)劃的PPA對(duì)比

對(duì)比設(shè)計(jì)人員的布局規(guī)劃結(jié)果，AmazeFP的布局規(guī)劃在時(shí)序上實(shí)現(xiàn)了%的WNS提升和%的TNS提升；繞線長度也得到了一定改善；靜態(tài)功耗降低了%。

進(jìn)一步對(duì)比兩個(gè)布局規(guī)劃的模塊分布，如圖8所示?？梢钥吹?，用戶設(shè)計(jì)的布局規(guī)劃結(jié)果中，模塊的分布相對(duì)分散，受制于模塊之間的交互關(guān)聯(lián)，一些模塊被分割成了多個(gè)部分，并且分布在相對(duì)較遠(yuǎn)的位置，如左圖中的模塊A，模塊B和C都被分割成多個(gè)部分。而對(duì)比右圖中相應(yīng)的模塊分布，可以看到同一模塊被分割的現(xiàn)象并不明顯，模塊的分布較為集中，這將更有利于推進(jìn)該設(shè)計(jì)的PPA優(yōu)化。

圖8 視頻編解碼設(shè)計(jì)基于用戶和工具布局規(guī)劃的模塊分布對(duì)比

具體分析兩個(gè)布局規(guī)劃的時(shí)序結(jié)果，按照路徑分組（Path Group）進(jìn)行分類對(duì)比，如表1 所示。其中對(duì)于寄存器到時(shí)鐘門（Reg_to_ICG）的時(shí)序路徑分組，AmazeFP的布局規(guī)劃獲得了%的WNS收益，%的TNS收益，以及%的NVP（Number of Violating Path, 違例路徑條數(shù)）提升；而對(duì)于寄存器到宏單元的時(shí)序路徑（Reg_to_Mem）分組，AmazeFP的布局規(guī)劃則獲得了%的WNS收益，%的TNS收益，以及%的NVP收益。

表1 視頻編解碼模塊布局布線后的時(shí)序?qū)Ρ?

圖9中左圖高亮出了用戶布局規(guī)劃中最差的一條Reg_to_ICG時(shí)序路徑，其中紅色五星標(biāo)識(shí)了該路徑的終點(diǎn)，即時(shí)鐘門邏輯（ICG）的位置，黃色圓點(diǎn)標(biāo)識(shí)了該時(shí)鐘門邏輯的扇出（Fan-out）寄存器的分布，橘色圓點(diǎn)標(biāo)識(shí)了該時(shí)鐘門邏輯的扇入（Fan-in）寄存器的分布。右圖則對(duì)應(yīng)高亮出了同一個(gè)時(shí)鐘門邏輯的位置以及其Fan-out和Fan-in的寄存器分布。對(duì)比圖9的左右兩幅圖，可以看出在AmazeFP的布局規(guī)劃中，ICG上一級(jí)寄存器分布范圍相對(duì)左圖更為集中，Reg_to_ICG的整體路徑相對(duì)更短，路徑時(shí)序也得到了更好的優(yōu)化結(jié)果，WNS由-107ps提升至-33ps。

圖9 視頻編解碼模塊的Reg_to_ICG路徑對(duì)比

對(duì)于寄存器到宏單元的時(shí)序路徑（Reg_to_Mem），AmazeFP的布局規(guī)劃結(jié)果也表現(xiàn)優(yōu)異。對(duì)比用戶布局規(guī)劃中最差的一條Reg_to_Mem路徑，以及AmazeFP的布局規(guī)劃中到同一個(gè)宏單元的路徑，如圖10所示。用戶布局規(guī)劃中，該宏單元放置在整個(gè)設(shè)計(jì)的右下角，其上一級(jí)寄存器則位于距離較遠(yuǎn)的綠色模塊（模塊A）的位置。而對(duì)比右圖AmazeFP的布局規(guī)劃結(jié)果，該宏單元被工具放置在設(shè)計(jì)的頂端，而模塊A也分布在距離路徑終點(diǎn)的宏單元不遠(yuǎn)的位置，因此Reg_to_Mem的路徑相對(duì)更短，時(shí)序優(yōu)化結(jié)果更佳，WNS由-71ps提升至0ps。

圖10 視頻編解碼模塊的Reg_to_Mem路徑對(duì)比

AmazeFP的數(shù)據(jù)流導(dǎo)向引擎以及高度智能的擁塞感知能力能夠在兼顧性能、功耗、面積（PPA）的同時(shí)實(shí)現(xiàn)更為合理的宏單元布局，給后續(xù)環(huán)節(jié)提供了良好的開端，也助力設(shè)計(jì)在整體布局布線流程中得到更優(yōu)的結(jié)果，最大限度地減少了整個(gè)布局布線流程的迭代次數(shù)，助力設(shè)計(jì)更快收斂，加速高質(zhì)量的流片。

AmazeFP優(yōu)客計(jì)劃

當(dāng)芯片的先進(jìn)工藝制程不斷進(jìn)步，晶體管結(jié)構(gòu)變得日益復(fù)雜，電路設(shè)計(jì)需要考慮的實(shí)現(xiàn)難點(diǎn)越來越多，EDA工具也因此迎來新的挑戰(zhàn)，基于開發(fā)者的更先進(jìn)需求，在原有的工具基礎(chǔ)上保持不斷更新，才能幫助開發(fā)者更加高效地實(shí)現(xiàn)芯片量產(chǎn)。

數(shù)字實(shí)現(xiàn)EDA工具是非常復(fù)雜的軟件，需要綜合考慮工藝、電路、算法、人工智能等技術(shù)，數(shù)字實(shí)現(xiàn)EDA領(lǐng)域的研發(fā)人員尤其匱乏，使得本土集成電路設(shè)計(jì)企業(yè)的難點(diǎn)解決需求很難在第一時(shí)間得到響應(yīng)。芯行紀(jì)擁有一支強(qiáng)大的研發(fā)團(tuán)隊(duì)，在一年多的時(shí)間里完成了從第一行代碼的編寫到百萬行代碼的實(shí)現(xiàn)，從底層架構(gòu)就開始考慮將機(jī)器學(xué)習(xí)、云計(jì)算技術(shù)如何適配到數(shù)據(jù)結(jié)構(gòu)，芯行紀(jì)啟動(dòng)的“AmazeFP優(yōu)客計(jì)劃”，正是基于這樣的研發(fā)實(shí)力，最主要的設(shè)想就是零距離貼近本土市場，聆聽廣大集成電路企業(yè)與時(shí)俱進(jìn)的創(chuàng)意需求或者亟待解決的設(shè)計(jì)難點(diǎn)，在已有的自主研發(fā)的產(chǎn)品基礎(chǔ)上進(jìn)行快速定制化開發(fā)，將新功能及時(shí)呈現(xiàn)至后續(xù)的更新產(chǎn)品中。

合作伙伴可訪問芯行紀(jì)官方網(wǎng)站（），在AmazeFP產(chǎn)品頁面中提交創(chuàng)意或者難點(diǎn)解決需求，芯行紀(jì)會(huì)安排專業(yè)的篩選和及時(shí)的溝通，還將為最后成功入選確定需求的參與者提供豐厚的禮品。

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